Pada rangkaian ini terdiri atas 4 buah JK fip-flop yang saling terhubung (dapat dilihat pada gambar diatas). Rangkaian ini merupakan rangkaian counter Asyncronous, karena pada rangkaian ini menggunakan masukan untuk sinyal clock sebelumnya. Dan juga pada rangkaian ini menggunakan input syncro berlogika low sehingga akan merubah output pada rangkaian saat dihubungkan dengan logika low(0). yang dimana apabila R berlogika 0 maka output yang aktif adalah Qnot, hal ini dapat digunakan sebagai reset untuk rangkaian tersebut, Apabila S berlogika 0 maka output yang aktif adalah Q sehingga semua led dapat menyala, namun pada rangkaian ini hanya menggunakan R yang dihubungkan ke ground untuk mereset rangkaian.
Jika masukan pada clock yang dihasilkan oleh signal generator berlogika 1 maka input clock pada rangkaian akan aktif (aktif high), yang mana akan merubah output sehingga yang merupakan output berlogika 1 adalah Q bukan Qnot lagi dan pada masukan J tidak aktif karna dihubungkan pada Qnot yang mana Qnot berlogika 0, sehingga Q berlogika satu dan Led merah menyala, kondisi ini menyatakan output dalam bilangan biner yaitu 0001, yang mana merupakan bilangan biner dari 1.
Akan tetapi saat sinyal generator mengalami perubahan output dan menghasikan logika satu kembali, maka pada JK flip flop pertama akan mengubah output, sehingga Qnot berlogika satu sehingga terjadi perubahan pada clock JK flip flop kedua yang mana akan membuat perubahan output pada JK flip flop kedua sehingga Q yang berlogika satu dan led kuning menyala, sehingga akan menampilkan yaitu 0010, yang merupakan bilangan biner dari 2.
Ketika terjadi lagi perubahan input pada sinyal generator 1 ke 0 ke 1, sehingga akan merubah kembali output pada rangkaian yang mana pada JK flip flop pertama, yang mana yang akan aktif adalah Q sehingga Led menyala, pada JK flip flop ke dua tidak terjadi perubahan output pada clock, sehingga outputnya tetap Q, sehingga led kuning menyala, sehingga pada lampu menampilkan output 0011, yang merupakan bilangan biner dari 3.
Pada setiap perubahan clock oleh signal generator, maka akan menghasilkan output bilangan biner yang berbeda yang mana menghasilkan output bilangan biner 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1001, 1010, 1011, 1100, 1101, 1110, 1111. Susunan digit biner ini yang mana jika dikonversi ke bilangan hexadesimal maka output akan memulai dari 1 dan berakhir di angka 15.
1. Analisa output percobaan berdasarkan ic yang digunakan?
Jawab:
Rangkaian ini merupakan rangkaian counter Asyncronous, rangkaian pencacah turun atau down counter. Rangkaian ini merupakan rangkaian JK FLIP FLOP aktif Low, karena clock akan berfungsi apabila sinyal inputan berlogika 1. Pada pin J dan K akan sama-sama berlogika 1 sehingga output yang dihasilkan akan saling bergantian antara Q dan Qnott, kondisi ini dinamakan toogle. Oleh karena itu maka rangkaian tersebut tergolong kedalam IC counter down yang mana output dari JK FLIP FLOP dimulai dari binner 1111, 1110, 1101, 1100, 1011, 1010, 1001, 1000, 0111, 0110, 0101, 0100, 0011, 0010, 0001, 0000 yang mana apabila dikonversi ke bilangan hexadesimal susunan bit-bit ini akan menghasilkan output dari 15-0.
2. Analisa sinyal output yang dikeluarkan jk flipflop kedua dan ketiga?
Jawab:
Pada JK flip flop ke-2, input clock berasal dari output Qnot pada JK flip flop yang pertama. Kemudian ouput dari JK flipflop pertama membutuhkan 2 kali click untuk merubah outputnya. Misalkan output JK flipflop yang pertama berlogika 1, maka Qnot akan berlogika 0 dan menjadi inputan JK flipflop yang ke-2. Karena inputan JK flipflop ke-2 berlogika 0, maka outputnya juga akan berlogika 0. Pada Qnot JK flipflop ke-2 akan berlogika 1, sehingga akan menjadikan inputan pada JK flipflop ke-3 berlogika 1. setelah mendapatkan input berlogika 1, JK flipflop ke-3 akan mengeluarkan output berlogika 1 pula. Jadi dapat disimpulkan bahwa output pada JK flipflop ke-2 dan ke-3 tergantung pada Inputan sebelumnya (logika Qnot pada JK flipflop sebelumnya).
Output dari masing-masing JK flipflop juga tergantung pada clock-an keberapa. karena pada clock yang pertama hanya berpengaruh pada JK flipflop yang pertama pula. begitu pula seterusnya untuk JK flipflop 2, 3, dan 4. Ketika setiap kali clock outputan dari masing-masing JK flipflop akan menyesuaikan dengan alur logic pada rangkaian.
Tidak ada komentar:
Posting Komentar